理论知识
基于FPGA的科学级CCD相机时序发生器的设计与仿真
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时间:2012-02-08 16:04:07

  FPGA-现场可编程门阵列技术是二十年前出现,而在近几年快速发展的可编程逻辑器件技术。这种基于EDA技术的芯片正在成为电子系统设计的主流。大规模可编程逻辑器件FPGA是当今应用最广泛的可编程专用集成电路(ASIC)。设计人员利用它可以在办公室或实验室里设计出所需的专用集成电路,从而大大缩短了产品上市时间,降低了开发成本。此外,FPGA还具有静态可重复编程和动态在系统重构的特性,使得硬件的功能可以像软件一样通过编程来修改。因此,FPGA技术的应用前景非常广阔。

  XC2VP20-FF1152 是Xilinx 公司推出的Virtex-II Pro 系列的FPGA,它内部有丰富的资源[5],包括8 个数字时钟管理器(DCM),290Kbits 的分布RAM,88×16kByte 的Block RAM,88 个18×18 的专用乘法器(Dedicated Multipliers)单元,2 个PowerPC405 内核,564 个可配置I/O 引脚达(最多276 对差分I/O,速度高达3.125Gbps),最高内部工作频率420MHz。

  基于FPGA的科学级CCD相机时序发生器的设计与仿真

  IL-E2型TDI-CCD的像元数有每行512,1024和2048三种,本文以2048像元数为例设计时序电路。2048为有效像元数,由于每行有5个隔离像元,4个暗参考像元,故设计中要保证最少使每行输出2057个像元,也就是使每个行周期内最少有2057个CR1、CR2、RST驱动脉冲。每行除了2057个像元驱动脉冲以外,其余为空驱动脉冲。空驱动脉冲数越多,行周期时间越长,CCD曝光积分时间越长,灵敏度相应提高,但过长的曝光积分时间会使CCD输出饱和失真,故空驱动脉冲数目不易过多。积分时间和像元移位读出时钟频率是CCD时序电路的设计依据。在工程应用中,我们根据技术指标要求,算出行积分时间即行周期(T)为0.365ms,以此确定合适的系统主时钟。驱动时序用超高速集成电路硬件描述语言(VHDL)编写,程序主要包括:(1)调用所需的库函数和程序包;(2)定义输入和输出端口;(3)用计数器对输入的系统主时钟进行分频。(4)驱动时序信号的产生和输出。由XILINX公司的设计软件ISE6.2对XC2VP20-FF1152器件进行时序设计,通过时序仿真与工程应用验证了能完成上述所有功能。系统逻辑功能时序仿真波形。

  结束语

  本文的创新是采用FPGA 器件设计科学级CCD相机时序发生器, 使得电路由原来复杂的设计变成主要只用一片XILINX公司的可编程器件XC2VP20-FF1152来实现。独立的单元测试与系统联调结果均表明: 采用现场可编程门阵列(FPGA) 技术实现CCD相机时序发生器, 可使电路成倍简化,提高了系统的集成度,时序发生器抗干扰能力也增强了,其功耗也成倍降低,从而实现了科学级CCD 相机工作时的高可靠性、稳定性,同时还使设计与调试周期成倍缩短。该设计方案为TDI-CCD在科学级CCD相机中的应用开拓了更加广阔的前景。

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